在半導體存儲領域，HBM（高帶寬內存）的演進方向備受關注，其中堆疊層數的持續增加成為關鍵趨勢。當前，HBM4世代的主流堆疊層數為12層或16層，而JEDEC在制定相關規范時，已將一次堆棧的高度限制從720μm提升至775μm，為技術發展預留了空間。
然而，面對下一代可能堆疊至20層的HBM，行業正面臨新的挑戰。若要在現有的775μm高度限制內容納20層DRAM，必須對DRAM晶圓進行大幅減薄處理。但這一做法會顯著增加晶圓損壞的風險，進而降低本就復雜的HBM制造良率，給生產帶來巨大壓力。
為削減整體堆棧厚度，另一種思路是降低兩層DRAM之間的間距，這需要從鍵合技術入手。目前，已被應用于NAND閃存的混合（銅）鍵合技術能夠大幅縮小間距，但其技術難度極高，且需要大量設備投資，實施成本高昂。若高度限制能夠放寬，混合鍵合技術的導入計劃或將被推遲。
臺積電在先進封裝領域的主導地位也為HBM高度限制的調整提供了新視角。臺積電推動的3D先進封裝技術SoIC，會導致與HBM堆棧配套的XPU復合體高度增加，這為HBM“長高”提供了天然的空間，使得放寬高度限制的可行性進一步提升。
