當前，芯片制造行業正經歷一個充滿矛盾的階段。一方面，先進邏輯芯片、DRAM和NAND閃存的市場需求持續高漲，但芯片制造商的產能卻難以跟上，晶圓廠設備供應緊張的局面可能很快顯現。另一方面，芯片尺寸縮小、功耗降低和成本下降的技術進步速度明顯放緩，研發投入帶來的性能提升愈發有限，摩爾定律的推進似乎遇到了物理極限的阻礙。

盡管如此，半導體行業始終以創新突破質疑。目前，多項前沿技術正在研發中，有望在未來十年甚至更長時間內重塑行業格局。本報道將聚焦國際電子器件會議（IEDM）2025年的亮點成果，探討芯片制造的未來發展方向。

在存儲器領域，3D NAND技術因價格飆升而重新獲得關注。SK海力士最新推出的V9 NAND采用321層堆疊結構，單片存儲容量較上一代238層工藝提升44%。這一升級使制造商在潔凈室空間受限的情況下，通過提高單位晶圓存儲密度來增加產量。然而，海力士的321層產品在商業前景上面臨挑戰，其存儲密度與美光276層G9產品相當，但后者僅需兩層堆疊，成本更低。閃迪/鎧俠即將推出的332層BiCS10則采用三層結構，密度更高，TLC和QLC版本的密度分別達到29 Gb/mm2和37 Gb/mm2以上。

三星在IEDM上展示了其對現有V9 286層技術的改進方案。通過將字線金屬從鎢替換為鉬，三星成功將接觸電阻降低40%，讀取時間縮短30%以上，壽命測試中的故障率降低94%。這一突破得益于鉬的原子層沉積（ALD）工藝優化，三星采用氮化鉬籽晶層轉化為純鉬的方法，實現了無襯墊的高質量鉬層沉積，為未來工藝節點的進一步縮小奠定了基礎。

SK海力士還探索了邏輯縮放的新路徑，展示了一種每個存儲單元存儲5位數據的架構。該技術通過將溝道分割為兩個半圓柱體區域，使每個單元能夠存儲更多信息。盡管這一方法在理論上可行，但制造難度極高，需要精確分割高縱橫比溝道并沉積多層高質量薄膜，目前尚不具備成本效益。

在互連技術領域，隨著半導體節點尺寸縮小至10納米以下，傳統銅互連線面臨電阻率急劇上升的挑戰。三星引入了釕（Ru）作為銅的替代材料，通過晶粒取向工程技術將釕互連線的電阻降低46%。IMEC的研究路線圖指出，從A14到A10節點，釕將逐步取代銅，至少從M0層開始應用。而在A7節點，16納米間距可能代表單次曝光高數值孔徑EUV光刻技術的實際極限。

二維過渡金屬二硫化物（TMD）在邏輯器件中的應用前景備受關注。由于硅基器件在柵極長度縮小至10納米以下時面臨嚴重的關態漏電流問題，TMD因其更大的帶隙和更高的有效質量成為抑制隧穿效應的候選材料。然而，TMD的規模化生產仍面臨挑戰，包括高溫生長條件、轉移集成過程中的空洞形成以及接觸電阻優化等問題。臺積電在2025年IEDM上發布的GAA單層MoS? n型場效應晶體管研究，為TMD納米片概念提供了實驗依據，但p型器件性能不足仍是主要瓶頸。

為提升p型TMD器件性能，研究人員在二維溝道與高介電常數柵極介質之間插入中間層，以降低屏蔽效應和遠程聲子散射的影響。通過縮小等效氧化層厚度（EOT），導通電流提高約2-3倍，遲滯降低約30-40%。然而，亞閾值擺幅的改善幅度有限，表明二維器件的性能仍受限于柵極控制、覆蓋層結構以及溝道/界面質量。

接觸幾何形狀的優化也是TMD器件商業化的關鍵。目前，頂接觸和邊緣接觸結構在生產中難以穩定實現，C型接觸或混合型拓撲結構被視為更具可制造性的方案。物理建模的成熟度同樣影響TMD的研發進度，專用于二維器件的TCAD模型和高效的第一性原理計算工具鏈亟待開發，以加速技術迭代。