在半導體存儲領域，HBM（高帶寬內存）的堆疊層數正朝著更高層級邁進，這一演進趨勢引發了行業對堆棧高度限制的重新審視。當前，HBM4世代的主流堆疊層數為12層或16層，而JEDEC在制定相關規范時，已將一次堆棧的高度限制從720微米提升至775微米，為技術發展預留了空間。
據韓國媒體報道，面對下一代可能堆疊至20層的HBM內存，行業正在探討進一步放寬高度限制的可能性，目標值或達到800微米甚至更高。這一調整的背后，是技術突破與制造良率之間的平衡難題。若要在現有的775微米高度內實現20層堆疊，必須對DRAM晶圓進行大幅減薄處理，但這一操作會顯著增加晶圓在制造過程中損壞的風險，進而拉低本就復雜的HBM生產良率。
除了減薄晶圓，降低相鄰DRAM層之間的間距也是削減堆棧厚度的可行方案。目前，已被應用于NAND閃存領域的混合（銅）鍵合技術，能夠大幅壓縮層間間距，但其技術難度極高，且需要大規模的設備投資。如果堆棧高度限制得以放寬，混合鍵合技術的導入進程可能會因此放緩，為行業爭取更多技術準備時間。
值得注意的是，臺積電在先進封裝領域的主導地位，也為HBM高度限制的調整提供了新的視角。臺積電推動的3D先進封裝技術SoIC，會導致與HBM堆棧配套的XPU復合體高度增加，這一變化客觀上為HBM“長高”創造了天然的裕量空間，使得行業在制定標準時有了更多靈活性。
