科技領(lǐng)域傳來新進(jìn)展，美國商標(biāo)和專利局（USPTO）公示的清單顯示，AMD獲得了一項名為《均衡延遲堆疊緩存》（Balanced Latency Stacked Cache）的專利。該專利計劃把3D堆疊技術(shù)從現(xiàn)有的L3緩存拓展至L2緩存，有望為處理器性能提升帶來新突破。

L2緩存可通俗理解為CPU內(nèi)部的數(shù)據(jù)“中轉(zhuǎn)站”。它比內(nèi)存的訪問速度快很多，但比一級緩存（L1）稍慢一些，是CPU核心獲取數(shù)據(jù)的第二道防線，其容量和速度對處理器的響應(yīng)效率有著直接影響。

目前，Ryzen X3D系列處理器僅在三級緩存（L3/LLC）應(yīng)用了堆疊技術(shù)。而AMD此次的新技術(shù)，通過垂直堆疊L2緩存，旨在進(jìn)一步降低數(shù)據(jù)訪問延遲，同時顯著提升能效。

在專利文件中，AMD詳細(xì)闡述了實現(xiàn)這一目標(biāo)的技術(shù)路徑。工程師打算利用硅通孔（TSV）或鍵合焊盤過孔（BPV）等連接技術(shù)，在堆疊的芯片之間構(gòu)建垂直通信通道。

與傳統(tǒng)設(shè)計不同，AMD此次將連接過孔布置在堆疊芯片的“幾何中心”。這種對稱且均衡的結(jié)構(gòu)設(shè)計，能夠縮短布線或管道級數(shù)，保證各層之間的數(shù)據(jù)訪問時間一致，最大程度減少傳輸損耗。

專利數(shù)據(jù)直觀呈現(xiàn)了該技術(shù)的潛在性能優(yōu)勢。與未采用3D堆疊技術(shù)的傳統(tǒng)平面緩存相比，新設(shè)計能明顯優(yōu)化訪問效率。以常見的1MB L2緩存為例，該技術(shù)可將訪問所需的時鐘周期從常規(guī)的14個減少到12個。在CPU架構(gòu)設(shè)計領(lǐng)域，鑒于典型L2緩存的訪問周期通常在10至50之間，這樣的優(yōu)化幅度已屬于重大進(jìn)展，有望大幅提升處理器的整體運算速度。

回顧AMD的技術(shù)發(fā)展歷程，早在2021年，該公司就推出了基于L3緩存堆疊的3D V-Cache技術(shù)。目前，該技術(shù)已迭代至第二代，在近期的CES展會上，AMD還發(fā)布了號稱“全球最快游戲處理器”的Ryzen 7 9850X3D。

不過，需要留意的是，該專利（編號US20260003794A1）目前仍處于申請公示階段。雖然理論預(yù)期十分令人期待，但從專利申請到最終產(chǎn)品上市往往需要較長時間，而且實際性能表現(xiàn)可能會受到多種物理因素的影響。