英特爾代工服務(wù)部門近日公布了一項(xiàng)關(guān)鍵技術(shù)進(jìn)展，其研發(fā)的“AI芯片測(cè)試載具”正式亮相。這款測(cè)試載具并非面向終端市場(chǎng)的產(chǎn)品，而是用于驗(yàn)證先進(jìn)封裝工藝可行性的工程樣機(jī)，類似于汽車行業(yè)的概念車或測(cè)試車輛，主要承擔(dān)技術(shù)驗(yàn)證與工藝優(yōu)化的功能。

根據(jù)技術(shù)文檔披露，該測(cè)試載具采用系統(tǒng)級(jí)封裝（SiP）設(shè)計(jì)，其光罩尺寸達(dá)到常規(guī)標(biāo)準(zhǔn)的8倍。內(nèi)部集成了4個(gè)大型邏輯計(jì)算單元、12個(gè)HBM4規(guī)格內(nèi)存堆棧以及2個(gè)I/O控制單元。與上月展示的“16邏輯單元+24內(nèi)存堆棧”概念模型相比，此次方案更貼近實(shí)際量產(chǎn)能力，標(biāo)志著英特爾在先進(jìn)封裝領(lǐng)域的技術(shù)成熟度邁上新臺(tái)階。

核心工藝層面，測(cè)試載具的邏輯計(jì)算單元搭載了英特爾最前沿的18A制程技術(shù)。該制程整合了全環(huán)繞柵極晶體管（RibbonFET）與背面供電網(wǎng)絡(luò)（PowerVia）兩大創(chuàng)新技術(shù)，前者通過3D柵極結(jié)構(gòu)提升晶體管密度，后者則通過優(yōu)化供電路徑降低能耗。這種組合設(shè)計(jì)為高密度計(jì)算芯片提供了性能與能效的雙重保障。

在芯片互連方案上，英特爾采用了改進(jìn)版的EMIB-T 2.5D嵌入式橋接技術(shù)。通過在硅中介層中嵌入垂直硅通孔（TSV），實(shí)現(xiàn)了電力與信號(hào)的橫向-縱向混合傳輸，互連密度較傳統(tǒng)方案提升顯著。該技術(shù)支持最高32 GT/s的UCIe接口標(biāo)準(zhǔn)，為多芯粒協(xié)同工作提供了高速數(shù)據(jù)通道。

針對(duì)三維集成需求，英特爾部署了Foveros系列封裝技術(shù)，涵蓋2.5D混合封裝、3D直接鍵合等多種變體。通過將18A-PT基礎(chǔ)芯片作為底層載體，計(jì)算芯粒可垂直堆疊于其上，形成“計(jì)算+緩存+任務(wù)處理”的分層架構(gòu)。這種設(shè)計(jì)既提升了內(nèi)存訪問效率，又為復(fù)雜AI算法提供了靈活的硬件支持。

供電系統(tǒng)創(chuàng)新是該測(cè)試載具的另一亮點(diǎn)。英特爾采用分布式電壓調(diào)節(jié)方案，將集成電壓調(diào)節(jié)器（IVR）部署在每個(gè)堆棧單元下方，而非集中于中介層。配合嵌入式同軸磁性電感器（CoaxMIL）與多層電容網(wǎng)絡(luò)（Omni MIM），該系統(tǒng)可實(shí)時(shí)響應(yīng)AI負(fù)載的瞬時(shí)電流波動(dòng)，在維持電壓穩(wěn)定性的同時(shí)降低供電損耗。這種架構(gòu)與臺(tái)積電CoWoS-L的集中式供電形成鮮明對(duì)比，更適應(yīng)高并發(fā)計(jì)算場(chǎng)景的需求。