英特爾代工服務部門近日公布了一項技術成果，展示了一款專為驗證先進封裝制造能力設計的“AI芯片測試載具”。這一測試平臺并非面向終端市場，而是作為驗證工藝可行性的工程樣機，類似于汽車行業中的概念車或測試車型，用于驗證制造工藝和設計思路的可行性。
根據技術文檔披露，該測試載具采用系統級封裝（SiP）架構，其光罩尺寸達到常規設計的8倍。內部集成4個大型邏輯計算單元、12個HBM4級別內存堆棧以及2個I/O單元，形成高密度計算架構。值得注意的是，此次展示的方案與上月公布的“16邏輯單元+24內存堆棧”概念模型形成對比，明確體現了英特爾當前已具備的量產制造能力。
在核心工藝層面，測試平臺搭載英特爾最先進的18A制程技術，整合了RibbonFET全環繞柵極晶體管與PowerVia背面供電兩項突破性技術。前者通過3D柵極結構提升晶體管密度，后者則通過將供電網絡轉移至晶圓背面，優化信號傳輸路徑并降低功耗。
互連技術方面，英特爾采用EMIB-T 2.5D嵌入式橋接方案，通過在橋接器內部集成硅通孔（TSV）實現電力與信號的橫向及垂直傳輸。這種設計使互連密度顯著提升，同時支持高達32 GT/s的UCIe接口標準，為芯粒間高速通信提供保障。在3D封裝領域，Foveros技術體系（涵蓋2.5D、Foveros-R及Foveros Direct 3D變體）被用于垂直堆疊芯粒，底層18A-PT基礎芯片可承擔大容量緩存或輔助計算任務。
供電系統創新是該平臺的另一亮點。英特爾引入Semi集成電壓調節器（IVR），并結合嵌入式同軸磁性電感器（CoaxMIL）與多層電容網絡（如Omni MIM），構建全鏈路供電解決方案。與臺積電CoWoS-L將電壓調節器置于中介層的設計不同，英特爾選擇將供電模塊部署在每個堆棧及封裝下方。這種布局可有效應對生成式AI工作負載引發的瞬時電流波動，在維持電壓穩定性的同時避免性能損耗。
